彗星に着陸せよ! 探査機フィラエが挑んだ57時間の軌跡 (3) 探査機フィラエ、彗星に立つ

　彗星に着陸せよ

　彗星に着陸するために、フィラエには様々な「秘密兵器」が搭載されている。

　チュリュモフ・ゲラシメンコ彗星は小さな天体で、重力が小さいため、単に表面に向けて落としただけでは、弾んで再び宇宙空間に飛んでいってしまう。そこで、フィラエの3本の脚の先にはアイス・スクリュー(ドリルのような固定具)が装備されており、また機体の下部には銛も装備されている。さらに機体の上部には、彗星表面に向かって機体を押さえつけるように噴射する小さなスラスターも付いている。

　フィラエはまず、脚の1本が彗星表面に触れた瞬間に、その先のドリルを地面に潜り込ませる。その直後にスラスターを噴射して機体が浮き上がらないようにし、さらにすかさず銛を撃ち込んで、機体を彗星に固定させる。その姿はさながら、モビィ・ディックに喰らい付くピークォド号のようだ。

　ロゼッタから分離されたフィラエ(想像図) (C)ESA

　フィラエの着陸方法。脚を固定しつつスラスターを噴射し、そして銛を発射する (C)ESA/ATG medialab

　2014年11月12日、フィラエが着陸に挑む日がやってきた。

　しかし、ロゼッタからの分離の直前に行われた確認で、このうちのスラスターが機能していないことが判明した。噴射するガスはタンクに入っており、ロゼッタから分離される前に2本の針と、予備としてさらに2本の針の、計4本の針を使って、ワックスで作られた気密を突き破ることになっていた。しかし4本すべての針を発射したものの、圧力センサーに変化が見られなかったことから、窒素はタンクに入ったままで、噴射できない状態にあると考えられた。

　このスラスターを使わない状態でも無事に着陸できるのかは、関係者ですら分からなかった。ロゼッタから分離する予定時刻が迫るなか、フィラエの運用チームは、着陸を敢行するかどうかの決断を迫られた。だが、仮に着陸を延期したとしても、今後スラスターが使えるようになる見通しはなく、また彗星は徐々に太陽に近付いていることから、彗星からのガス噴射などが活発化する可能性もあり、着陸条件は悪くなる一方だった。

　運用チームは2014年11月12日16時35分(日本時間、以下同)、フィラエの分離を実施することを決定した。そしてその1時間後の17時35分、ロゼッタはフィラエを分離した。

　その信号が届き、地球がその確認を取ることができたのは、約30分後の18時3分のことだった。この時点で、地球とチュリュモフ・ゲラシメンコ彗星の距離は約5億kmも離れている。一方、電波が飛ぶスピードは1秒間に約30万kmであるため、通信のやり取りには片道で30分ほど掛かってしまうのだ。

　ロゼッタから切り離されたフィラエは、ゆっくりとした速度で彗星に向けて降りていった。このときの様子を、ロゼッタに搭載されているカメラが撮影しており、そこには少しずつ回転しながら遠ざかっていくフィラエの姿がしっかりと写っていた。

　ロゼッタに搭載されたカメラが撮影した、離れていくフィラエ (C)ESA

フィラエ、彗星に立つ

　ロゼッタからの分離後、フィラエは約7時間をかけて、彗星に向けて降下した。そして11月13日0時33分に彗星表面に到達した。

　その約30分後、到着したことを示す信号が地球に届いた。管制室では喝采が起き、その様子はインターネットの生中継を通じて世界中に配信された。TwitterやFacebookなどのSNSも、祝福のコメントでにぎわった。

　しかし、その後データを詳しく分析したところ、フィラエを彗星表面に固定するために打ち込まれるはずの銛が発射されておらず、さらにフィラエは動いているようだ、ということを示していた。

　のちに判明したことだが、フィラエは0時33分に確かに彗星に着陸していた。しかし、やはり固定はされず、着陸の反動で跳ね上がり、約1kmほど上昇して下降、2時26分にふたたび着陸した。そしてさらにまた跳ね上がり、2時33分にようやく落ち着いたのだった。スラスターはやはり噴射されず、銛も、作動させるための火薬が不発だったのか、発射されなかった。

　最終的に降り立った場所は、起伏の多い岩場であった。フィラエの3本の脚はすべて接地してはいたものの、機体は大きく傾き、脚の1本は宇宙空間を指しているような姿勢だった。また影が多く、太陽からの光が当たりづらいため、太陽電池による発電が十分にできず、バッテリーの容量は徐々に減っていった。

　フィラエから彗星に到達したことを示す信号が届き、喜びに湧く管制室 (C)ESA/J.Mai

　人類が初めて目にする彗星表面の風景 (C)ESA

　それでもフィラエは探査を開始した。まずはカメラなどの、機械的な動きを必要としない観測機器が立ち上げられ、そしてデータが得られ始めた。続いて、地中に観測機器を、杭のように打ち込む「MUPUS」や、ドリルで掘る「SD2」といった、機械的な動きのある観測機器が立ち上げられた。フィラエが彗星に固定されていない状態でこれらの機器を動かすと、機体がひっくり返ってしまう可能性があったため、後回しにされたのだ。

　まずMUPUSは問題なく動き、データを送ってきた。杭は数mmしか打ち込まれなかったが、これは彗星の表面が、想定より硬かったためで、その発見自体がひとつの大きな成果だ。

　一方SD2は、ドリルが起動したことは確認されたものの、実際に地中を掘ることができたのか、またそのサンプルを分析装置に送ることまでできたのか、といったことは、11月20日の段階では確認が取られていない。

　これらの観測機器から得られたデータは地球へと送られ、科学者らが予定していた初期観測のすべてを完了した。その後、探査機内のフライホイールを回転させ、その反動で、より太陽光が当たりやすい場所へ移動させることも試みられた。その結果、機体は約4cm持ち上がり、35度ほど回転もした。しかし探査を続けるには不十分であった。

　姿勢を変えた直後から、バッテリーの電力は急減し、機器はシャットダウンを始めた。そして11月15日の9時36分に、フィラエとの通信が切れた。フィラエは休眠したのだ。

　フィラエの57時間にも及ぶ冒険は、ここにひとつの区切りを迎えた。だが、まだ終わったわけではない。今後、チュリュモフ・ゲラシメンコ彗星は徐々に太陽へ近付いていく。つまりフィラエに当たる太陽光の量も多くなるため、充電がしやすくなり、ふたたび目を覚ます可能性もある。ロゼッタは、彗星の探査をし続けながら、フィラエからの信号も待ち続けることになる。

　また、休眠の直前までに送られた、観測機器からのデータの分析もこれからが本番となる。ロゼッタとフィラエの冒険にクライマックスが訪れるのは、まだまだ先のことだ。

　ロゼッタが撮影した、着陸したフィラエ。やや不鮮明だが、フィラエとその影、また舞い上がったダストが写っている (C)ESA

　ロゼッタの管制室。彗星探査の日々はこれからも続く (C)ESA

It’s continuing mission, to explore strange new worlds…

　フィラエが眠りに就き、ロゼッタが相変わらずの活躍を続けるチュリュモフ・ゲラシメンコ彗星から、約5億km離れた地球に目を戻そう。

　鹿児島県の種子島にある種子島宇宙センターでは現在、「はやぶさ2」の打ち上げに向けた準備が進んでいる。「はやぶさ2」が目指す小惑星は、彗星と同じく「太陽系の化石」と呼ばれている。また「はやぶさ2」には、「MASCOT」と呼ばれる小さな着陸機が搭載されている。このMASCOTはフィラエと同じ、ドイツ航空宇宙センター(DLR)を中心に開発されたもので、フィラエにかかわっている人の多くが、MASCOTの開発や運用にも参加しているという。大きさこそフィラエより小さく、両手で抱えられるほどだが、MASCOTもまた、フィラエのような勇躍を見せてくれることだろう。

　はやぶさ2 (C)JAXA

　MASCOT (C)DLR

　また、米国では小惑星探査機「オサイリス・レックス」の開発が進んでおり、中国やロシアも2020年代に小惑星探査を実施する構想を持っている。さらに水星や金星、火星でも多くの探査機が活躍しており、木星や冥王星へ向けて飛行中の探査機もある。そして今後も多くの探査機が宇宙に送られ、未知の世界を探索し続けることだろう。

　その歩みを止めさえしなければ、いつか私たちは、宇宙がどのように創られ、この地球で生命がどのように生まれたのかを理解できる日が来るかもしれない。そして、この宇宙には地球の他にも、生命に満ちあふれた天体があるのかを、知ることができる日も来るかもしれない。

　ロボットは夢を見るか、という問い掛けは、SF小説のタイトルにもなるほどの古典的なテーマだが、もしフィラエが今、夢を見ているとしたならば、きっとそれは、そんな夢ではないだろうか。

参考

　・http://www.esa.int/Our_Activities/Space_Science/Rosetta/
　Farewell_J_hello_Agilkia
　・http://www.esa.int/Our_Activities/Space_Science/Rosetta/
　Rosetta_and_Philae_separation_confirmed
　・http://www.esa.int/Our_Activities/Space_Science/Rosetta/Touchdown!_Rosetta_s_Philae_probe_lands_on_comet
　・http://www.esa.int/Our_Activities/Space_Science/Rosetta/
　Three_touchdowns_for_Rosetta_s_lander
　・http://www.esa.int/Our_Activities/Space_Science/Rosetta/
　Pioneering_Philae_completes_main_mission_before_hibernation

IDT、シリアルデータ通信向けに低位相ジッタを実現するシンセサイザを発表

　

　IDTは11月27日、シリアルデータ通信システムでビット誤り率を下げるための位相ジッタが極めて低いシンセサイザ「8T49NS010」を発表した。

　同製品は、10出力のシンセサイザで、12kHz～20MHzの標準的な積分範囲におけるRMS位相ジッタが86fsの高周波クロックを提供する。また、一体型のファンアウトバッファを備えるため、付加的な位相ジッタの問題や、発振器からファンアウトバッファへの雑音結合の問題が解消される。加えて、さまざまな用途での要件を満たすため、プログラマブルな構成と出力レベルに対応する。

　さらに、I2Cシリアルインタフェースで構成でき、工業用温度範囲で動作する。そして、出力のパワーダウンおよび差動出力向けに、通常のスイングが750mVのLVPECL出力レベルと、外部のDC終端なしで同様のスイングと出力レベルを提供する。この他、外部の基本モード水晶を使用し、ハイエンド発振器に伴う費用と可用性の問題を軽減するとしている。

　シリアルデータ通信向けに低位相ジッタを実現するシンセサイザ「8T49NS010」

慶大、1素子の受信アンテナでMIMO伝送に成功

　

　慶應義塾大学は11月27日、1素子の受信アンテナで多入力多出力方式(MIMO)伝送を行う実験に成功したと発表した。

　同成果は同大学大学院理工学研究科の矢部達郎氏、同 土井寿人氏、同 松岡暉氏および同理工学部電子工学科の眞田幸俊 教授らの研究グループによるもの。12月1日より開催される「International Symposium on Intelligent Signal Processing and Communication Systems 2014で」内容が発表される。

　従来のMIMOシステムでは、複数の送信アンテナで並列に信号を送信し、同数のアンテナで受信することによって通信速度を増加する。これに対し、同研究グループは、通信速度を維持しながら受信アンテナ数と受信回路を削減する信号処理方式を開発。それをソフトウェア無線機に実装し、実証することに成功したという。

　受信アンテナ数を削減することによって、無線受信システムのサイズを小型化し、メガネ型ウェアラブル端末などへ搭載することが可能となる。また受信回路の削減は省電力化につながる。

　同研究グループは、今後はより多くのアンテナからの無線信号の受信に対して、特性劣化を抑えながら受信アンテナ数を削減する方式を検討していくとしている。

　従来のMIMO方式(上)と今回開発された技術の比較

コンピュータアーキテクチャの話 (58) 4ビットプロセサのアーキテクチャ設計

　IBM 1130

　メインフレームは高価で大会社に一台という時代であったが、エンジニアが設計に使えるもっと安価なコンピュータが欲しいという要望に応える製品が、1130である。

　IBM System/360メインフレーム(出典:IBM Archive)

　IBM 1130コンピュータ(出典:IBM Archive)

　上の2枚の写真はIBM Archiveから転載したメインフレームのSystem/360の写真と1130の写真であるが、System/360は一部屋を占領するマシンであるのに対して、1130は大きめの机であり、事務所の一角にも置くことができるということで、当然、お値段も1桁以上の違いがあった。

　1130は、アキュムレータ型の16ビットアーキテクチャであり、以下に述べるように、メモリオペランドとアキュムレータの内容を演算し、結果をアキュムレータに格納する。命令は16ビット長のShort形式と32ビット長のLong形式があり、Short形式の命令は次のようになっている。命令種別を表すOPフィールドが4ビット、 Fフィールドが1ビット、 Tフィールドが2ビット、 Dispフィールドが8ビットという構成である。

　Fフィールドは、命令がShort形式かLong形式かを示すものであり、Short形式では"0"、Long形式では"1"となる。Tフィールドはタグビット、Dispフィールドはディスプレースメント(Displacement)と呼ばれる。オペランドのアドレスは、タグビットの値により、次のように計算される。

T=00:IAR＋DispT=01:XR1＋DispT=10:XR2＋DispT=11:XR3＋Disp

　ここでIARは命令アドレスレジスタ(1130ではプログラムカウンタ PCをIARと呼んでいる)であり、Dispは8ビットの2の補数表示の整数である。従って、T=00の場合は、(IARは次に実行する命令を指しているので)その命令の次の語から-128語、+127語以内のメモリをアクセスすることが出来る。また、1130はXR1、XR2、XR3という3つのインデックスレジスタを持ち、T=01,10,11を使用して、これらのレジスタの内容とDispフィールドの値を加算してメモリアドレスとすることも出来る。

　32ビット長のLong命令は、以下のようになっている。

　Long命令のアドレス計算は、Short命令とほぼ同じであるが、8ビットのDispの代わりに16ビットのAddressフィールドが使われる点と、T=00の場合は、IARが加算されるのではなく、Addressフィールドそのものがアドレスとして使われるという点が異なっている。そして、Dispは2の補数表現であったが、Addressは符号なし整数として扱われる。

　また、1ビットのIAフィールドは間接アドレスを示し、このビットが"1"の場合は、計算されたメモリアドレスのメモリの内容を読み出して、それをメモリアドレスとして再度メモリをアクセスして、その内容をオペランドとする。また、ModフィールドはIO命令の場合に用いられ、各IO機器で固有の動作が定義されている。

　演算は、例えば加算の場合は、タグビットの値に応じて計算されたアドレスのメモリの内容をアキュムレータに加算する。また、加算は16ビットの語単位で行うものと、32ビットの倍長で行うものが用意されている。通常の演算では、このようにアキュムレータとメモリ間の演算しか行えないが、アキュムレータをインデックスレジスタに格納する命令があり、これによりXR1～XR3にデータ格納領域の先頭アドレスなどを格納しておき、このアドレスをベースとして個々のデータをDispで指定するというような使い方ができる。

　IBM 1130の命令も、オペランドアドレスの計算方法、間接アドレス指定などと、計算が16ビットの語単位か、32ビットの2語単位かなどは独立であり、直交性の高い綺麗な命令体系である。

コンピュータアーキテクチャの話 (13) キャッシュの構造や働き(上級編)

　

　以上のように、VI方式で大容量のキャッシュを実現するには制約があるので、より大きな1次キャッシュとする場合はPIPT方式が用いられる。但し、普通にTLBを引き物理アドレスを求めてからキャッシュをアクセスすると時間が掛かるので、メモリの回路特性を利用して高速化する方法を用いることが多い。一般的なメモリの回路構造は図10に示すように、メモリセルアレイの中からアクセスするメモリセルを行アドレスと列アドレスで選択する。行の選択は行アドレスをRow Decoderでデコードし、セル一つのアレイの一行を選択する。列方向にも信号を増幅して読み出すセンスアンプの前に8:1のマルチプレクサがあり、データ出力の各ビット(D0、D1、…)に対して列アドレスに従って8組のビット線ペアの中から読み出すビット線ペアを選択する。

　図10:メモリアレイの回路構造

　密度を高めるためメモリセルは出来るだけ小さく作るが、センスアンプはずっと大きく、メモリセルの幅で非常に縦長に作るのも具合が悪いので、メモリセル幅の8倍の幅で作るという場合が多い。このために上記のように8:1マルチプレクサを設け、これを列アドレスで選択する構造が用いられる。この構造では、行アドレスからD0出力までの黄緑で書いたパスよりも、列アドレスからD0出力までの青で書いたパスの方が遅延時間が短い。

　この時間差を利用し、行アドレスにはVIとPIで違いが無いページサイズで決まるインデックスを入力し、TLBで変換した実ページアドレスの内の下位3ビットを列アドレスに入力する。行アドレスから出力までの遅延時間と、TLBの変換時間＋列アドレスから出力までの遅延時間の大きい方でキャッシュのアクセス時間が決まる。つまり、TLBの変換時間が行アクセス時間と列アクセス時間の差と同程度であれば、キャッシュアクセス時間のペナルティー無しにPI方式を実現できる。

　AMDのOpteronやVIAのC5PはIntelのIA32プロセサと同様に4KBページを採用しているが、1次キャッシュは64KBで2way(VIA C7は64KB 4way)であり、各wayはページサイズの8倍になっている。AMDやVIAはIntelとの互換性を売り物にしているので、OSのメモリ管理をいじってVIとPIのインデックスを一致させることは出来ないし、キャッシュラインを移動する方法も各wayがページサイズの8倍では移動の頻度が高くなり性能低下のリスクが大きいので、ここで述べたメモリアレイの回路的な特性を利用したPI方式を使っているのではないかと思われる。

　IBMのメインフレームもPIPT方式を使うことにより、最小ページサイズより大きなwayのセットアソシアティブキャッシュの使用を可能にしている。しかし、まともにTLBを引いて列アドレスを求めるのでは遅いので、高速で仮想アドレスから実アドレスを予測する機構を備えている。この方式は、キャッシュの高速アクセスと大容量化を両立させる良い方式であるが、予測とTLBを引いた結果が一致しているかどうかを検査し、予測はずれの場合は、これを修正する制御機構が必要であり、また、予測が外れるとその修正に数サイクルを必要とする。

キャッシュコヒーレンシ

　システム全体にプロセサが1個でキャッシュも一つしかない(ここでは1次キャッシュ、2次キャッシュという階層は忘れて、1次キャッシュしかないとして話を進める)場合は簡単であるが、Intelプロセサで言えば、Xeon DPとかMPとか言う複数のプロセサでメモリ空間を共用する構成が可能な場合、あるいはシングルチップでもデュアルコアの場合は複数のキャッシュが存在する。

　キャッシュが参照専用で書き換えが行われない場合は、コピーが幾つあっても問題ないが、現金や在庫などを管理する元帳などは、それぞれのプロセサがコピーを持って独立に書き換えを行うと滅茶苦茶になってしまう。従って、複数のプロセサがキャッシュを持つシステムでは複数のキャッシュの間で内容に矛盾が出ないようにすることが必要であり、これをキャッシュコヒーレンシ制御と言う。

MSI / MESI / MOSIプロトコル

　キャッシュラインの状態を表わすには、最低でも、内容が無効(Invalid)、内容は有効でメモリと同じ(Shared)、内容は有効で書き換えられている(Modified)の3状態が必要である。この3状態を使うと、最初はキャッシュラインの状態はInvalidであるが、プロセサAが読込みを行うと、プロセサAの対応するキャッシュラインはShared状態となる。次いでプロセサBが同じアドレスを読むと、メモリから同じデータが読み出されプロセサBのキャッシュに入り、Shared状態になる。

　問題は書き込みを行う場合で、プロセサAがこのアドレスに書き込みを行うと、他のプロセサのキャッシュにもこのアドレスのデータが残っていると矛盾を生じてしまう。このためプロセサAは、他のプロセサ全てに対してそのアドレスのデータをキャッシュに持っている場合は、SharedからInvalid状態への変更を要求する。そして、全てのプロセサから要求を実行したという返事を貰ってから、書き込みを行い、状態をModifiedにする。

　このアドレスに対して他のプロセサが読み込みを行うと、プロセサAはキャッシュラインの内容をメモリに書き戻し、状態をSharedに変更する。読込み要求を出したプロセサは、書き戻しが完了してからメモリから読み出すというやり方がハードウェアの作りとしては簡単であるが、プロセサAのメモリへの書き戻しデータを直接受け取るというやり方のほうが性能的には有利である。