フリースケール、W-SIM対応のi.MX31プロセッサ搭載ボードを発表

　

　米Freescale Semiconductorの日本法人であるフリースケール・セミコンダクタ・ジャパンは16日、ウィルコムのPHS通信モジュールであるW-SIMに対応した組み込み開発ボードを発表した。本ボードは、PHS回線でインターネットに接続する組み込み機器の開発に利用できる。

　本ボードは、16日から東京ビッグサイトで開催中の「第10回 組込みシステム開発技術展」(ESEC)でも展示された。ARMコア(ARM1136JF-S、動作周波数は532MHz)を採用した同社のマルチメディアプロセッサ「i.MX31」を搭載。OSはMicrosoft社の組み込みOSであるWindows Embedded CE 6.0を採用している。同OSにはPHSや携帯電話回線を用いたCellcoreと呼ぶ通信コンポーネントが用意されており、本ボードにはこのコンポーネントが実装されている。

　ESECで展示されたW-SIMに対応した組み込み開発ボード

　本ボードは、WILLCOMコアモジュールフォーラムを通じて、同フォーラムに参加している開発者向けに配布される予定。

　そのほかESECでは16日、「第14回 LSI・オブ・ザ・イヤー」の表彰が行われ、同社の4MビットMRAM(Magnetoresistive Random Access Memory)である「MR2A16AT35C」がデバイス部門の大賞を受賞した。

日本版Grand Challenge? つくばで自律型ロボットレースが開催へ

　

　ニューテクノロジー振興財団は、今年11月に開催する予定の屋外型ロボットレース「つくばチャレンジ Real World Robot Challenge」の概要を発表した。同財団が主催する「第28回全日本マイクロマウス大会(マイクロマウス2007)」の新競技として開催されるもの。今年度は"トライアル競技"という扱いだが、2009年度の正式競技への昇格を目指すという。

　コースとなる予定のつくば遊歩道。幅は2～6mくらいだという

　全日本マイクロマウス大会は、第1回大会の開催が1980年という、ロボット競技会としては草分け的な存在だ。自律型ロボットを使って迷路のクリア時間を競う「マイクロマウス競技」などがあり、昨年は山形県長井市で開催。今年は会場を茨城県つくば市の「つくば国際会議場(エポカルつくば)」に移し、11月16日から18日までの3日間実施されることが決定している。

　新競技・つくばチャレンジも自律型ロボットによるもので、初めての屋外型競技となる。約1km程度の公道をコースとする予定で、指定されたスタート地点からゴール地点まで移動するタイムなどを競う。人とロボットの親和性も重視されており、ロボットには重量制限、速度制限などの安全性に関する規定も設けられる。コースはつくば遊歩道を予定しているが、詳細は今月中に決定される見込み。

　2007年度はトライアル競技として開催し、2008年度にプレ大会、そして第30回記念大会となる2009年度に正式競技とする計画。天候や障害物など、変化する環境への対応が必要となるため、難易度は屋内型競技に比べてはるかに高くなるが、「10チームくらいは集めたい」と同財団。またコースに関しては、今回は1km程度の長さだが、来年度以降は延長することも考えられるということだ。

屋外でも表示が見やすい半透過型の液晶ディスプレイモジュールが発売

　

　NEC液晶テクノロジーは、半透過型の低温ポリシリコンTFT液晶ディスプレイモジュール「NL4864HL11-01B」の販売を4月10日から開始する。3.5型(8.9cm角)、VGA(480×640ドット)表示対応で、太陽光などの外光環境下でも表示が見やすいことが特徴。タッチパネルセンサやタイミングコントローラ、DC-DCコンバータなどを内蔵している。サンプル価格は20,000円。PDAやPND(Personal Navigation Device)などの簡易ナビゲーション機器での利用を想定している。

　半透過型の低温ポリシリコンTFT液晶ディスプレイモジュール「NL4864HL11-01B」

　本製品は、周辺光を反射させて表示を行うモード(反射モード)と、バックライトを利用して表示を行うモード(透過モード)の2つのモードを備えている。同社独自のSR-NLT技術と呼ぶ外光適用技術と高透過率の高い低温ポリシリコンTFT技術により、10%と高い反射率を実現している。さらに、200cd/m2と高輝度である。また、このタイプのディスプレイは透過型ディスプレイと比較して、バックライト使用時に暗いという特徴があるが、本製品のコントラスト比(最明部と最暗部の輝度値の比)は、150:1と高い。

　なお本製品は、昨年(2006年)10月1日に稼動を開始した秋田工場(秋田県秋田市)で製造される。同工場の低温ポリシリコンTFT液晶の量産ラインにおける、最初の量産製品になるという。同社では、今後1年間で50万台の出荷を見込んでいる。

　本製品は4月11日～13日に東京ビッグサイトにて開催されるディスプレイの展示会「Display2007」に展示される予定。

　 コントラスト比
　(透過モード)150:1 輝度200cd/m2(透過モードIL＝20mA) 反射率10% 消費電力LCDパネルおよびドライバ部:120mW
　バックライト部512mW 応答速度30ms 電源電圧3.0V 外形寸法 63.5×85.0×4.2mm
　(厚みには突起部を含まず) 質量43g

　

NI、PowerPCとVxWorks搭載の計測・制御コントローラ「cRIO-9014」を発売

　

　米National Instruments(NI)の日本法人である日本ナショナルインスツルメンツは10日、同社のCompactRIO対応の計測・制御コントローラモジュール「cRIO-9014」を発売した。高速機械制御、機械監視および保護、車載データロギング、組み込みシステムの試作などの用途で利用できる。

　CompactRIO対応の計測・制御コントローラモジュール「cRIO-9014」

　本製品の開発は、NIに加え、米Freescale Semiconductor(以下、Freescale)と米Wind Riverを加えた3社が共同で行った。プロセッサには、FreescaleのPowerアーキテクチャをとる「MPC5200」(動作周波数は400MHz)を採用。またOSには、Wind RiverのリアルタイムOS「VxWorks」を搭載している。そのほか、2GBのストレージや、128MBのメモリなどを備えている。

　CompactRIOは、プロセッサと米Xilinx製のFPGAの両方を搭載した計測・制御コントローラである。計測や制御などの処理のアルゴリズムをFPGAに書き込み、必要なシステムを構築する。FPGA開発、書き込み、デバッグ、テストなどは、すべてNIのグラフィカル開発環境であるLabVIEWから行う。

　なお、NI、Freescale、Wind Riverの3社は、昨年(2006年)11月に出荷が開始された「cRIO-9012」の開発も共同で行っている。

コンピュータアーキテクチャの話 (79) リニアアレイとパラレルアダー

　リニアアレイ

　前述のように、乗数のビットにゼロが多い場合は、ゼロをスキップすれば乗算に必要な繰り返しを減らすことができるが、乗数のビットの"0"、"1"にかかわり無く複数ビットを同時に処理できれば、より望ましい。最初に述べた1ビットづつ処理する単純な乗算器の複数回の繰り返しを1回で実行する方式として考えられたのが、次に述べるリニアアレイである。

　乗数を3ビット単位で処理するリニアアレイ方式の乗算器

　上の図に示すように、一番上のアダーが最下位の乗数ビット、次のアダーが2番目の乗数ビット、そして一番下のアダーが3番目の乗数ビットに対応する部分積を加算するようになっている。つまり、1ビットづつ処理する乗算器の3回のループを物理的に展開したものである。

　そして、乗数と積のレジスタは1回の処理ごとに3ビットづつ右にシフトを繰り返せば、乗数を3ビット単位で処理することができる。この方式では乗数を3ビットづつ処理するので、乗数全体を処理するためのループの回数はN/3となるが、1回の部分積の計算には3段のアダーを通過するので元の回路よりループ1回の計算に必要な時間は長くなってしまう。仮に、計算時間がアダーの通過時間だけで決まるとすると、この方式では1回の部分積の計算に3倍の時間がかかることになり、ループ回数が1/3になっても全体の計算時間は短くならない。

　実際には、積レジスタの書き込みや読み出しの時間が3回から1回に減るので、1ビットづつ処理する方式よりは多少は速くなるが、リニアアレイ方式は、アダーを複数個にして物量をつぎ込んだ割には高速化の効果が少ない。

パラレルアダー

　リニアアレイは、複数の演算器を使って複数の部分積の加算を行っているが、この考えを押し進めると、乗数の各ビットに対応する全部の部分積を加算する回路を作ってしまえば、ループを回る必要は無く、1回で積が計算できるという方式になる。もちろん、リニアアレイ方式でも乗数のビット数だけのアダーを直列に繋げば、ループ無しに全部の部分積を加算することが出来るが、速度的には効率の良い方法とは言えない。

　乗数のビット数分の多数の部分積を、バイナリーツリー(2分木)構造に接続したアダーでトーナメント方式のように加算を行えば、log2(N)段のアダーの通過時間で計算できる。これが、パラレルアダー方式の乗算器である。

　パラレルアダー方式の乗算器。多数のアダーを比必要とするが、ループなしに短い時間で乗算を行うことができる。

　この図に示すように、乗数レジスタの各ビットをそれぞれのマルチプレクサに配り、並列に全ての部分積を作り、アダーをツリー状に配置して全ての部分積を加算してしまう。1個のアダーは2つの入力を1つにまとめる働きであり、部分積を1個減らすだけであるので、乗数がNビットの場合、全体ではN-1個のアダーが必要となる。また、アダーの通過回数はlog2(N)であり、16ビットの場合はアダー4回分、32ビットの場合はアダー5回分の遅延が必要となる。

　これでは遅延時間が長すぎてクロックサイクルが伸びてしまうという場合は、次の図のように、アダーの段ごとにフリップフロップで作られたレジスタを置いてやれば良い。このようにパイプライン化すると、1サイクルには1段のアダーを通過するだけで良いので、クロック周波数は高くできるが、16ビットの場合は結果が得られるまで4サイクルを必要とすることになり、結果が得られるまでの遅延時間の点では、1ビットづつ処理する乗算器と比べて4倍の性能向上しか得られない。しかし、16回のループで計算する乗算器の場合は、次の演算を開始できるのは16サイクル後であるが、パイプライン化したパラレルアダー方式の乗算器では、次のサイクルには別の乗数、被乗数ペアの乗算を開始することが出来るので、単位時間に実行できる乗算の数としては16倍になっている。

　パイプライン化したパラレルアダー方式の乗算器。アダーの出力にクロックで駆動されるレジスタ(Regと表記)を追加し、1クロックではアダーの通過を1回にしている