Altera、20nm FPGA/SoC向け開発ソフトウェア「Quartus II v14.1」を発表

　

　Alteraは12月15日(現地時間)、20nm FPGA/SoC向け開発ソフトウェア「Quartus II v14.1」を発表した。

　最新バージョンは、FPGA/SoC「Arria 10」に統合されるハードウェア化されたフローティングポイントDSPブロックをサポートしている。「Quartus II」ユーザーは、3つの独自のDSPデザインエントリーフローから1つを選択し、最大で1.5TFLOPSのDSP性能を得ることができる。また、「Arria 10」の設計時間を短縮し、設計者の生産性を向上させる最適化機能が複数含まれている。

　具体的には、「Arria 10」に統合された、IEEE 754準拠のフローティングポイントDSPブロックは、卓越したDSP性能、生産性、およびロジック効率を提供する。このハードウェア化されたフローティングポイントDSPブロック向けに複数のデザインエントリーオプションを持つ「Quartus II v14.1」の先進的なツールフローを利用することで、高性能コンピューティング(HPC)、レーダ、科学および医療画像処理などの高い演算能力が求められる幅広いアプリケーションに対応するソリューションを迅速に設計し、導入することができる。これらのデザインフローには、ソフトウェアプログラマ向けのOpenCL、モデルベースデザイン設計者向けのDSP Builder、および従来のFPGA設計者向けのハードウェア記述言語(HDL)フローが含まれる。また、ハードロジック化されたフローティングポイントDSPブロックは、ソフトロジック実装と異なり、貴重なロジックリソースをフローティングポイントの演算に使う必要がないという。

　その他の新機能としては、拡張されたDSE II(Design Space Explorer II)ツールがある。タイミングクロージャを高速化する過程で、リアルタイムのステータスおよびレポートをユーザーに提供し、そのデータを基に、コンピュートファームで同時に生成される複数のコンパイルを並べて比較することが可能になる。

　なお、「Quartus II v14.1」のサブスクリプションエディションおよび無償のWebエディションは、同社のWebサイトから入手できる。また、ソフトウェアサブスクリプションプログラムは、ライセンス料とメンテナンス料を合わせて年間費用として支払うことができるように簡素化されている。契約者には、「Quartus II」、「ModelSim Altera Starter Edition」、同社のIPコアで最もよく利用されているIPコアで構成される「IP Base Suite」の全ライセンスが提供される。年間費用は、米国内販売価格がノードロックPCライセンス時で2995ドル。