CadenceとTSMC、16nm FinFETテクノロジ設計インフラの構築で提携

　

　Cadence Design Systemsは4月8日(米国時間)、モバイル、ネットワーク、サーバおよびFPGAで使用される先端ノード設計をターゲットとした16nm FinFETテクノロジの設計インフラの構築に向け、Taiwan Semiconductor Manufacturing(TSMC)と複数年の契約を締結したことを発表した。

　FinFETは従来型FETとは異なり、基板から垂直に立つ3Dトランジスタ構造を採用しており、フィンの側面と上部をゲートで包むことで、リーク電流を少なくしつつ、かつ高速駆動を実現する。今回の協業では、モバイル向けや企業向けアプリケーションを対象とした設計に向け、高精度な電気的特性および寄生モデルを必要とするチップ設計者に最適な設計インフラが提供されることになると両社は説明しており、これによりFinFET特有の設計課題への効果的な対応が可能となるという。