Xilinx、28nmプロセス採用FPGA「Xilinx 7」シリーズとして3ファミリを発表

　

　Xilinxは6月21日(米国時間)、同社が開発を進めてきた28nmプロセスFPGAのブランド名を「Xilinx 7」シリーズとし、「Virtex-7」「Kintex-7」「Antix-7」の3つのファミリとして提供していくことを発表した。

　Xilinxの28nmプロセスFPGA「Xilinx 7」シリーズとして提供される3ファミリの概要

　Xilinx プログラマブルプラットフォーム開発担当シニアヴァイスプレジデントのVictor Peng氏

　Xilinx 7シリーズは、同社がこれまで提供してきた「Virtex」と「Spartan」という系譜とは異なり、「Virtex」をベースとした同一アーキテクチャ上で作られた3ファミリで構成される。また、TSMCの28nm HPL(low power with HKMG)プロセスを採用したことで、「40nmプロセスのVirtex-6比で、総消費電力を50%削減しながら、最大200万ロジックセルの搭載を可能とし、システム性能や価格性能比を2倍に高めることが可能だ」(Xilinx プログラマブルプラットフォーム開発担当シニアヴァイスプレジデントのVictor Peng氏)という。

　特に消費電力の低減には徹底したこだわりを見せており、「ハイエンド分野においても、ローエンド分野においても低消費電力性が重要となってきており、28nmプロセスの開発において最大のポイントとしてこだわってきた」(同)と説明するほか、電力の低減のみならず、性能の向上も実現し、「ソリューションとして性能と電力を有効に活用することで、ASIC/ASSPに代わり、オペレーション全体でのコスト低減を狙うことが可能になる」(同)ことを強調する。

　徹底した消費電力の削減が28nmプロセスでは求められていたという

　低消費電力の実現とシステム性能、価格性能比などの向上により、よりASIC/ASSP領域でのFPGAの活用範囲が広がるというのが同社の主張

　電力効率の向上に対しては、複数の視点からの技術革新が行われている。まずは「スタティック消費電力の低減」で、TSMCの28nm HPLプロセスの採用、マルチスレッショルド(しきい値)電圧を採用したことによるコンフィグメモリの動作電圧を2.5Vから1.8Vへ引き下げ、不使用ブロックRAM(BRAM)の消費電力節約などにより、40nmプロセス比で65%の消費電力低減を実現した。

　また、「ダイナミック消費電力の低減」については、28nmプロセス化による「キャパシタンスの削減」が効果を発揮したほか、ハードブロックの最適化により、同比25%以上の電力低減を実現した。さらに、「I/O消費電力の低減」として、I/Oデザインとユーザー省電力モードの採用による同比30%以上の消費電力低減を実現、加えて、第5世代のパーシャルリコンフィギュレーション技術などの改良技術も加えることにより、トータルで同比50%の消費電力削減を実現したという。

　消費電力を低減したことで、発熱などが抑えられるようになる結果、従来と同様の消費電力の枠であれば利用可能な性能と集積度の向上が可能となる

　3つのファミリの区分は、高いシステム性能とロジック容量を求める機器向けの「Virtex-7」、価格対性能比を重視する機器向けの「Kintex-7」、低消費電力と低コスト性を重視する機器向け「Artix-7」となっており、統一されたアーキテクチャ上で展開することで、「例えばKintex-7で開発していたが、電力の問題は気にせずに、よりパフォーマンスが欲しいとなればVirtex-7に、ポータブル機器など電力要件が厳しいものにシステムを載せたければArtix-7へとスケールアップ/スケールダウンが容易にできるようになる」(同)とする。

　FPGAの性能向上と価格低減、低消費電力化により、従来市場はもちろん、FPGAにとって新しい分野やまだ市場として登場していない未知なる市場での活用機会が広がるほか、統一アーキテクチャの採用によるシステム開発の柔軟性の向上が可能となる

　Xilinxのプロダクトマーケティング担当ディレクタのBrent Przybus氏

　3ファミリの特長は、Virtex-7が従来Virtex-6比で約2.5倍となる最大ロジックセル200万を達成、総ブロックRAMは63Mビットで13.1Gbpsトランシーバを最大80個搭載できるほか、PCI Express Gen3×8にも対応。ピーク時のシリアル帯域幅(全二重)は1.9Tbps、DSP性能(シンメトリックFIR)は4.7TMACSをそれぞれを達成しており、「1000万ゲート規模の300G対応の65nmプロセス対応のインターラーケンブリッジASICと比べても、ほぼ同様の消費電力でI/O帯域幅は同製品の1.2Tbps以上を達成している」(Xilinxのプロダクトマーケティング担当ディレクタのBrent Przybus氏)という。

　Virtex-7の概要と1チップ300Gブリッジチップへ利用した際のイメージ

　また、価格対性能比重視のKintex-7は、最大ロジックセル40万7,000で、総ブロックRAM29Mビットで10.3125Gbpsトランシーバを最大16個搭載可能で、ピーク時のシリアル帯域幅(全二重)は330Gbps、DSP性能(シンメトリックFIR)は1848GMACSをそれぞれを達成している。「最大の特長はコストで、Virtex-6 LX75T-FF784のコストを1.0とすると、同等性能のKintex-7 K70T-FBG676は0.30となり、かつ電力も48%削減ができるほか、システム性能も将来、従来の368MHzから491MHzへアップグレードすることが可能だ」(同)と説明する。

　Kintex-7の概要と次世代マルチモードラジオ適用時のイメージ

　さらに、低消費電力およびコスト重視のArtix-7は、最大ロジックセル35万2,000で、総ブロックRAM12Mビットで3.75Gbpsトランシーバを最大4個搭載可能で、ピーク時のシリアル帯域幅(全二重)は30Gbps、DSP性能(シンメトリックFIR)は714GMACSをそれぞれを達成している。「従来FPGAでは考えられなかった領域への対応が可能で、例えば、デジタル一眼レフを構成するために9つのASSPを用いていたシステムを1チップで置き換えることが可能で、それにより、ICのコストは66%低減、消費電力は37%低減、システムサイズは85%削減することが可能になる」(同)と、ASIC/ASSPの領域でも十分に通用することを強調する。

　Artix-7の概要とデジタル一眼レフへ適用した時のイメージ

　このほか、Virtexベースのアーキテクチャに統一されたこと、ならびにARMアーキテクチャとの連携によりソフトウェア側も恩恵が受けられるようになるという。AXIバスを活用することで、Spartan-6からVirtex-7へもIPおよびデザインの移植性も容易になるため、世代ごとにIPとデザインの移行にかかるコストも低減することが可能で、同社のFPGA開発環境「ISE Design Suite 12」にもそうした機能が追加されることとなる。「(ISE 12で利用可能な)次世代GUIであるPlanAheadを活用することで、より容易に従来のコードを次世代FPGAへインプリメントすることが可能となる」(同)とのことで、Virtex-6をベースとしたコードをVirtex-7へインプリメントするデモでは、約3分ほどでできることが紹介された。

　開発容易性の向上に向け、ISEのバージョンアップに加え、ターゲット・デザイン・プラットフォーム(TDP)やその下を支える「ARM Cortex-A9 MPCore」をベースとしたプラットフォーム「Extensible Processing Platform(EPP)」も用意されている。EPPを活用することで、ARMベースのデザイン設計を容易に行うことが可能となる

　なお、Xilinx 7シリーズはすでにシリコンが同社ラボにてテストを行っているほか、対応ソフトウェアのβ版も一部カスタマに向けて提供されているという段階で、最初の製品としてはVirtex-7が計画されており、2011年第1四半期から出荷開始される予定としている。