ISSCC 2007におけるマイクロプロセサ関係の発表

　

　近年のハイエンドマイクロプロセサは、1V、100Aクラスの電源供給が必要であり、さらに動作状態により電流が短時間に大きく変動する。一番問題になるのはチップを入れるパッケージの電源層のインダクタンスで、電流が変化すると L*dI/dt で電源電圧が変化してしまう。そして、電源電圧が基準より高くなるとゲート酸化膜が絶縁破壊して故障の原因になるし、電源電圧が下がると回路の動作速度が遅くなり誤動作を引き起こす。

　しかし、プロセサチップの中でも電源電圧は均一ではないし、高速で数百mV以下の電源変動をキャッチするのは容易ではない。この分野では従来から色々な研究があるが、今回のISSCCでは、面白い論文が幾つか発表されたので、まとめて紹介する。

POWER6のクリティカルパスモニタ

　回路の動作速度は、製造ばらつき、温度、電源電圧などの影響を受けるが、これを測定する回路をPOWER6プロセサチップに組み込んで測定を行ったという発表である。

　クリティカルパスモニタ(CPM)は、各種のクリティカルパスの特性を模擬するため、配線、NANDゲート、NORゲート、ALU、パスゲートの5種の回路のチェインを作り、これらの出力を選択してエッジ検出器に入力するという構造になっている。

　クリティカルパスモニタのブロックダイヤ。クリティカルパスを構成する代表的なゲートや配線のチェインの出力を選択し、エッジ検出器で遅延時間を測る。

　そして、エッジ検出器は入力信号がクロックのエッジに対してどのようなタイミングで到着したかを検出する機構で、次の図のような回路となっている。

　エッジ検出回路。クロックのエッジのタイミングでインバータチェインの値をサンプルしてFFに保持する。

　入力が"0"から"1"に変化する場合、この変化は入力から順にインバータのチェインを伝わっていくので、入力に近い側のインバータの出力は既に変化してしまい、入力から遠いインバータの出力はまだ変化していないという程度のタイミングで入力を入れてやると、信号が到着して変化した部分は"0"、信号が到着しておらず変化していない部分は"1"となる出力が得られる。つまり、インバータ1段分の遅延時間の分解能で、信号の到着のサンプリング波形が得られる。

　POWER6では、このようなCPMを各コアに8個とノンコアの部分(ネストと呼ぶ)に8個埋め込んでいる。これらのモニタの出力を読み出すことにより、チップごとの遅延時間の違いや、電源や温度を変えた場合に遅延時間がどのように変化するかをディジタルに読み出すことが出来る。

　コア部とネストではクリティカルパスの性質が多少違うので、CPMの設計も多少異なっており、コア部のCPMのサイズは90×36μm、ネストのCPMは90×48μmである。これらのCPMを全部合計しても1平方mm弱であり、341平方mmのPOWER6全体から見ると無視できる程度のオーバヘッドである。